[Verilog] 조합회로(Combinational logic) : 전가산기(Full Adder)
전가산기란?두 개의 값(a, b)과 하위 올림 수(cin)를 입력 받아 입력의 합(sum)과 올림 수(carry)를 출력하는 전가산기 회로반가산기 두 개가 합쳐진 것 진리표abcinsumcarry0000001010100101100100110011011010111111 verilog 코드//full adder(전가산기)module fadder(a, b, cin, sum, carry); input a, b, cin; output sum, carry; wire s0, c0, c1; assign s0 = a ^ b; assign c0 = a & b; assign c1 = s0 & cin; assign sum = s0 ^ cin; assign carry = c1 | c0; endmod..
2025. 3. 3.
[verilog] verilog의 추상화 수준 모델링 방법(1)(게이트 수준 : and, or, nand, nor, xor,3-state gate primitive, 데이터 플로우 수준 : 연속 할당문, 절차형 할당문)
추상화 수준 모델링 추상화 수준 모델링 verilog HDL을 이용하여 원하는 논리회로나 디지털시스템을 표현하는 방법으로 4가지 추상화 수준의 모델링 방법이 있음.추상화 수준에 따른 모델링 종류스위치 수준 모델링, 게이트 수준 모델링, 데이터 플로우 수준 모델링, 행위 또는 알고리즘 수준 모델링스위치 수준 모델링은 스위치(On/Off), 기억노드, 그리고 그들의 연결로 구현되는 추상화 수준 모델링의 가장 하위 수준게이트 수준 모델링 게이트 수준 모델링 verilog에는 기본적인 논리 게이트가 프리미티브 연산자(primitive operator)로 미리 정의모듈 정의 없이 일반적인 모듈처럼 인스턴스화가 가능기본적인 디지털 논리 게이트에는 AND, OR, NOT, NAND, NOR, XOR가 있다. 기본적..
2023. 11. 27.
[verilog] verilog의 자료형
자료형 자료형 verilog에서 허용되는 자료형은 net, reg, parameter가 있으며, 이들 자료형은 4가지의 논리값(0, 1, x, z)을 갖음. 네트(net)자료형은 소자(장치)간의 물리적인 연결을 나타내기 위해 사용, 논리값을 저장할 수 없다. 레지스터(register) 자료형은 프로그래밍의 변수와 같은 역할, 다른 논리값이 할당되기 전까지 이전 논리값을 유지할 수 있음. 파라미터(parameter)는 상수 혹은 결과가 상수가 되는 식을 정의하는 자료형, 보통 상수값을 설정할 때 사용 Verilog의 자료형 자료형 용도 net형 소자 간의 물리적 연결 reg형 값을 임시로 저장할 수 있는 변수 parameter 상수로 선언되는 데이터 verilog의 논리값 논리값 의미 0 논리적 0, 거짓..
2023. 11. 11.
[verilog] verilog의 어휘요소(여백, 주석, 연산자, 식별어, 예약어)
Verilog의 어휘요소 어휘요소란? Verilog HDL을 사용하기 위해서는 어위효소(lexical element)와 기본적인 문법을 알아야 한다. Verilog의 어휘요소는 여백(white space), 주석(comment), 연산자(operator), 식별어(identifier), 예약어(reserved word) 등이 있다. 어휘요소들은 대소문자를 구분하고, 연산자 및 예약어는 소문자로 이루어져 있다. 여백(white space) 여백(white space)은 빈칸(space), 탭(tab), 그리고 줄 바꿈(new line) 등을 말하며 verilog 코드의 가독성을 높일 수 있도록 적절히 사용하는 것이 좋다. 일반적으로 어휘 요소들을 분리하기 위해 사용되는 경우를 제외하고 컴파일 시 무시된다...
2023. 11. 6.
